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| 研究紹介 |
 断熱的論理回路に関する研究 |
集積化回路設計において高速性能と低消費電力化は重要な課題であり，世界中で超低消費電力集積回路の設計が急がれています．この超低消費電力集積回路の1つに断熱的論理回路と呼ばれるものがあります．
断熱的論理回路とは，電源から回路に注入された電荷を再び電源へと回収し，通常ではグランドに流れてしまう貫通電流による電荷エネルギーの再利用を行う回路技術のことです．
この断熱的回路技術を用いた断熱的論理回路が下図に示す「2PADCL」と呼ばれるもので，従来の断熱的論理回路よりも低消費電力を1/2〜1/4低減できます．
当研究室で開発した2PADCLをもとに，さらに低消費電力かつ高速スイッチング特性をもつ断熱的論理回路の研究を行っています．
図: 2相正弦波を用いた断熱的論理回路(2PADCL)
参考文献: Y.Takahashi, Y.Fukuta, T.Sekine, and M.Yokoyama, "2PADCL: Two phase drive adiabatic dynamic CMOS logic," Proc. of APCCAS 2006, pp.1486-1489, Dec. 2006. (PDF File: 208kB)
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| 光通信受信系に用いられる増幅器の低消費電力・小面積化に関する研究 |
インターネットの通信トラヒックは今後も指数関数的に増大していくことが見込まれているため，現在ないし将来の基幹技術である光通信システムの広帯域化は，今後の重要な研究課題です．トランスインピーダンスアンプ(TIA)は，この受信系に用いられる集積回路であり，広帯域化のためにインダクタなどによる周波数ピーキング技術や多重帰還回路構成などが用いられています．
当研究室では，CMOS技術を用いた低消費電力，小面積なTIAの設計を目指しています．
図: 65nm CMOS技術による4 ch TIAのチップ写真および実測結果
参考文献: Y. Takahashi, D. Ito, M. Nakamura, A. Tsuchiya, T. Inoue, and K. Kishine, “Low-power and small-area 4-ch 25-Gb/s transimpedance amplifiers in 65-nm CMOS process,”
IEICE Electronics Express, vol. 20, no.18, 20230339 (6 pages), 2023.
 (DOIサイト).
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